毕设求助！mimo系统中空时编码的FPGA实现

Fpga实现如果要搭链路有点难度，单纯编码应该问题不大～～～你选的谁的题目？

只是编码应该不难

module sy_rs_ff (clk, r, s, q, qb);//模块声明
input clk, r, s;//输入口
output q, qb;//输出
reg q;//寄存器
assign qb = ~ q;//连续赋值
always @(posedge clk) begin //每当时钟上升沿的时候触发下面的操作
case({r, s}) //相当于C中的switch case
2'b00: q <= 0;
2'b01: q <= 1;
2'b10: q <= 0;
2'b11: q <= 1'bx;
endcase //case结束
end //always结束
endmodule //模块结束