求大神怎么用VHDL设计一个可控信号延时电路啊

内容及要求
对输入信号进行延时输出，延时量由输入控制量决定。
（1）4bit数据，24bit延时控制量；延迟时间数据格式为xx.yyyy，秒为单位；
（2）采用的存储方式任意；
（3）要求精确延时，不得采用CPU+RAM的方式；
（4）时钟、数据靠手动输入，数据显示于数码管；
（5）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、下载验证等。

楼主会做了吗 求教 有偿