只能说国产工艺的进步比想象中的还不乐观
转自微博 @TAOG_1575
Kirin 9020/ 麒麟9020
圖我都Blur處理，完整寫完
圖一是總整理，重要資訊有：
1 CPP 63nm
Minimun metal pitch 40/42nm (M0/M2)
Fin 最小 pitch 31nm
SRAM area 0.032um2
STD height 252nm (圖二）
這跟9010一樣，所以一樣留在N+2；或許制程在某些地方有改動，但是主要的重點關鍵尺寸沒有微縮
另外對比TSMC N7:
1 CPP 57nm
MInimun metal pitch 40nm
Fin 最小 pitch 30nm
SRAM area 0.027um2
STD height 240nm
可以看到9020的確有N7特徵，但在poly gate pitch做的比TSMC 還大
另外從SRAM area 9020也比TSMC N7大，除了CPP差異有貢獻，9020的SRAM height 是250 nm ( 一組完整NPPN line的pitch)，也比N7大
SRAM面積是pull up/ down/ passing gate圍起，我被教導的算法是4*CPP*NPPN pitch/2
—————-
硬要比整體我覺的是不如TSMC N7的，但的確是有N7 特徵，這之前貼過，TechInsight也是如此評價9020和TSMC N7: 网页链接
圖二是最小STD的height，從metal pitch看應該是6T，而TSMC 6T則為240nm，不過周末寫STD 補充時記錯了，M0 pitch是40nm而M2是42nm：网页链接
圖三是SRAM，雖然TechInsight沒說，但我化成灰都認得這layout…在我負責的layer就屬SRAM最難做…
上面講過，SRAM height是完整repeating的NPPN，令外P line pitch是4 CPP，但兩根P line是交錯，所以視覺上感覺到下ㄧ個repeating的似乎是2 CPP (比如TechInsight拉的0.126， 2 CPP)，但其實P line上延OD走pitch是4 CPP
最後圖右上那一塊是SRAM，其他周圍應該是periphery layout
圖四是cross section SEM，主要看metal。 9020有12層metal (M0-M11) ，metal是要佈線用，通常偶數層metal和奇數層metal會互相垂直，分別平行OD和poly，metal層之間有via連接，使用雙或單damascene 制程。但主要要講的是最上面的Al，制程上他也是先做出via，但後續用PR define trench，Al填完後在用wet 拔掉etch，與damascene是用CMP模掉overburden不一樣。
重點是，Al pad有傳統填 Via的reflow造成的凹陷，大家可以看圖，這對於後續SoIC hybrid bond封裝的bonding pitch會做不小，因為那個凹陷處在更後面的bonding pad要landing via下來連接時會造成問題，所以他只能避開有via的地方，所以pitch無法縮到很小
這一塊跟node沒關，但新的SoIC為了實現更dense 封裝pitch，開始不用Al pad了
转自微博 @TAOG_1575
Kirin 9020/ 麒麟9020
圖我都Blur處理，完整寫完
圖一是總整理，重要資訊有：
1 CPP 63nm
Minimun metal pitch 40/42nm (M0/M2)
Fin 最小 pitch 31nm
SRAM area 0.032um2
STD height 252nm (圖二）
這跟9010一樣，所以一樣留在N+2；或許制程在某些地方有改動，但是主要的重點關鍵尺寸沒有微縮
另外對比TSMC N7:
1 CPP 57nm
MInimun metal pitch 40nm
Fin 最小 pitch 30nm
SRAM area 0.027um2
STD height 240nm
可以看到9020的確有N7特徵，但在poly gate pitch做的比TSMC 還大
另外從SRAM area 9020也比TSMC N7大，除了CPP差異有貢獻，9020的SRAM height 是250 nm ( 一組完整NPPN line的pitch)，也比N7大
SRAM面積是pull up/ down/ passing gate圍起，我被教導的算法是4*CPP*NPPN pitch/2
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硬要比整體我覺的是不如TSMC N7的，但的確是有N7 特徵，這之前貼過，TechInsight也是如此評價9020和TSMC N7: 网页链接
圖二是最小STD的height，從metal pitch看應該是6T，而TSMC 6T則為240nm，不過周末寫STD 補充時記錯了，M0 pitch是40nm而M2是42nm：网页链接
圖三是SRAM，雖然TechInsight沒說，但我化成灰都認得這layout…在我負責的layer就屬SRAM最難做…
上面講過，SRAM height是完整repeating的NPPN，令外P line pitch是4 CPP，但兩根P line是交錯，所以視覺上感覺到下ㄧ個repeating的似乎是2 CPP (比如TechInsight拉的0.126， 2 CPP)，但其實P line上延OD走pitch是4 CPP
最後圖右上那一塊是SRAM，其他周圍應該是periphery layout
圖四是cross section SEM，主要看metal。 9020有12層metal (M0-M11) ，metal是要佈線用，通常偶數層metal和奇數層metal會互相垂直，分別平行OD和poly，metal層之間有via連接，使用雙或單damascene 制程。但主要要講的是最上面的Al，制程上他也是先做出via，但後續用PR define trench，Al填完後在用wet 拔掉etch，與damascene是用CMP模掉overburden不一樣。
重點是，Al pad有傳統填 Via的reflow造成的凹陷，大家可以看圖，這對於後續SoIC hybrid bond封裝的bonding pitch會做不小，因為那個凹陷處在更後面的bonding pad要landing via下來連接時會造成問題，所以他只能避開有via的地方，所以pitch無法縮到很小
這一塊跟node沒關，但新的SoIC為了實現更dense 封裝pitch，開始不用Al pad了
